Ingeniero Senior de Verificación Formal – Unidad Vectorial

Descripción

En TechBiz Global, ofrecemos servicios de reclutamiento a nuestros clientes TOP seleccionados de nuestro portafolio. Actualmente buscamos un Ingeniero Senior de Verificación Formal (FV) para incorporarse al equipo de uno de nuestros clientes. Este puesto reporta directamente al Líder de Verificación de la Unidad Vectorial y constituye un rol altamente técnico de Contribuidor Individual (IC). En esta posición, usted será el experto formal dedicado del equipo de Unidad Vectorial (VU), responsable de diseñar bancos de pruebas formales escalables, redactar propiedades matemáticas y garantizar la integridad algorítmica y arquitectónica absoluta de nuestra tubería vectorial. Trabajará codo con codo con los microarquitectos de la VU para identificar errores profundos en casos extremos y lograr la aprobación formal (formal sign-off) en bloques de aritmética y ejecución de alta complejidad. **Responsabilidades Principales** **Ingeniería de Ejecución y Convergencia a Nivel de Bloque (90%)** * **Responsabilidad Integral del Banco de Pruebas Extremo a Extremo:** Diseñar, desplegar y mantener entornos robustos de verificación formal para subbloques complejos de la Unidad Vectorial (por ejemplo, tuberías de ejecución vectorial, interfaces de archivo/renombrado de registros vectoriales y unidades vectoriales de punto flotante). * **Verificación de Datapath y Aritmética:** Implementar estrategias avanzadas de modelado a nivel de palabra, descomposición bit a bit (bit-blasting) y reescritura algebraica para verificar unidades aritméticas vectoriales de punto flotante e enteras complejas conforme al estándar IEEE-754. * **Gestión de la Convergencia de las Pruebas:** Diagnosticar y resolver de forma independiente fallos de convergencia de pruebas, sobre-restricciones y explosiones del espacio de estados mediante técnicas avanzadas de reducción (por ejemplo, división por casos, encapsulamiento (black-boxing) y modelado por abstracción). * **Conformidad con RISC-V Vectorial:** Desarrollar entornos formales para demostrar matemáticamente que la tubería de la VU cumple rigurosamente con la especificación de la extensión vectorial (V) de RISC-V. * **Colaboración con Simulación:** Colaborar estrechamente con los ingenieros de simulación de la VU para definir una frontera nítida entre simulación y verificación formal, asegurando así una eficiencia máxima en la detección de errores y la ausencia total de brechas en la cobertura. **Mentoría Integrada y Buenas Prácticas (10%)** * **Diseño Amigable para Métodos Formales:** Colaborar con los microarquitectos de la VU durante las fases iniciales del desarrollo RTL para promover estilos de codificación y patrones estructurales compatibles con la verificación formal. * **Propagación de SVA:** Revisar y perfeccionar las Aserciones en SystemVerilog (SVA) redactadas por los equipos de diseño y simulación, estableciendo buenas prácticas para aserciones a nivel de bloque dentro del equipo de VU. **Requisitos Imprescindibles** * **Formación académica:** Licenciatura o Maestría en Ingeniería Informática, Ingeniería Eléctrica o Ciencias de la Computación, con experiencia práctica en la industria; o Doctorado con enfoque investigador en métodos formales o aritmética computacional. * **Experiencia:** 5 años o más de experiencia profesional en verificación de hardware (o Doctorado + 1–3 años), con un historial sólido y comprobado en la aplicación de verificación formal a tuberías de ejecución de CPU, GPU o DSP. * **Estilo colaborativo:** Ingeniero autodirigido que disfruta resolver acertijos matemáticos profundos, colabora sin fricciones dentro de un equipo localizado a nivel de bloque y es capaz de traducir ejemplos contrarios complejos derivados de pruebas formales en errores accionables para los diseñadores. * **Enfoque en validación de datapath:** Especialización sólida en verificación formal aritmética, reescritura algebraica y modelado a nivel de palabra. Se valora muy positivamente la familiaridad con técnicas formales aplicadas al camino de control (propiedades de vitalidad y seguridad). * **Microarquitectura vectorial:** Conocimiento operativo adecuado de tuberías de ejecución de gran ancho, unidades de ejecución vectorial o hardware aritmético de punto flotante/entero. Será un plus contar con experiencia en mecanismos de ejecución fuera de orden (Out-of-Order). * **Herramientas formales:** Dominio sólido de herramientas formales comerciales de EDA (por ejemplo, Cadence JasperGold/DPV, Synopsys VC Formal, Siemens OneSpin) y sus aplicaciones matemáticas/específicas para datapath. * **Lenguajes:** Fluidez nativa en SystemVerilog y Aserciones en SystemVerilog (SVA). Competencia en scripting (Python, Tcl o Bash) para automatización de bancos de pruebas. **Deseable** * Verificación de núcleos RISC-V. * **Ecosistema RISC-V:** Familiaridad con la arquitectura RISC-V, especialmente con los ecosistemas de las extensiones vectorial (V) y de punto flotante (F/D). * Plataformas de emulación (Veloce, ZeBu). * Protocolos de interfaz de núcleo/bus (por ejemplo, AXI/CHI). **Habilidades Interpersonales Esenciales** * Una mentalidad **adversaria y orientada a la detección de lagunas** — que instintivamente se pregunte "¿quién lo verifica realmente?" — con una visión integral y global de todo el núcleo. * Comunicación clara con los equipos de DV, diseño y software; redacta planes de verificación que otros puedan seguir.