Ingeniero Senior de Verificación Formal – Unidad Vectorial

Descripción

En TechBiz Global, ofrecemos servicios de reclutamiento a nuestros clientes TOP seleccionados de nuestro portafolio. Actualmente buscamos un Ingeniero Senior de Verificación Formal (FV) para incorporarse al equipo de uno de nuestros clientes. Este puesto reporta directamente al Líder de Verificación de la Unidad Vectorial y constituye un rol altamente técnico de Contribuidor Individual (IC). En este puesto, usted será el experto formal dedicado del equipo de Unidad Vectorial (VU), responsable de diseñar bancos de pruebas formales escalables, redactar propiedades matemáticas y garantizar la integridad algorítmica y arquitectónica absoluta de nuestra tubería vectorial. Trabajará codo con codo con los microarquitectos de la VU para detectar errores profundos en casos extremos y lograr la aprobación formal (formal sign-off) en bloques aritméticos y de ejecución de alta complejidad. El puesto es presencial en Barcelona. **Principales responsabilidades** **Ingeniería de ejecución y convergencia a nivel de bloque (90 %)** * **Responsabilidad integral del banco de pruebas de extremo a extremo:** Diseñar, desplegar y mantener entornos robustos de verificación formal para subbloques complejos de la Unidad Vectorial (por ejemplo: tuberías de ejecución vectorial, interfaces de archivo de registros vectoriales / renombrado y unidades vectoriales de punto flotante). * **Verificación de la ruta de datos y de operaciones aritméticas:** Implementar estrategias avanzadas de modelado a nivel de palabra, descomposición bit a bit (bit-blasting) y reescritura algebraica para verificar unidades aritméticas vectoriales complejas de punto flotante e enteras conforme a la norma IEEE-754. * **Gestión de la convergencia de las pruebas:** Diagnosticar y resolver de forma independiente fallos de convergencia de pruebas, sobre-restricciones y explosiones del espacio de estados mediante técnicas avanzadas de reducción (por ejemplo: división por casos, encapsulamiento (black-boxing) y modelado por abstracción). * **Cumplimiento de la especificación RISC-V Vector:** Desarrollar entornos formales para demostrar matemáticamente que la tubería de la VU cumple estrictamente con la especificación de la extensión Vector (V) de RISC-V. * **Colaboración con simulación:** Colaborar estrechamente con los ingenieros de simulación de la VU para definir límites muy precisos entre simulación y verificación formal, asegurando una eficiencia máxima en la detección de errores y la ausencia total de brechas en la cobertura. **Mentoría integrada y buenas prácticas (10 %)** * **Diseño compatible con verificación formal:** Colaborar con los microarquitectos de la VU durante las primeras fases del desarrollo RTL para promover estilos de codificación y patrones estructurales compatibles con la verificación formal. * **Propagación de SVA:** Revisar y perfeccionar las Aserciones SystemVerilog (SVA) redactadas por los equipos de diseño y simulación, estableciendo buenas prácticas para aserciones a nivel de bloque dentro del equipo de VU. **Requisitos imprescindibles** * **Formación académica:** Licenciatura o Maestría en Ingeniería Informática, Ingeniería Eléctrica o Ciencias de la Computación, con experiencia práctica en la industria; o Doctorado con enfoque investigador en métodos formales o aritmética computacional. * **Experiencia:** Mínimo 5 años de experiencia profesional en verificación de hardware (o Doctorado más 1–3 años), con un historial sólido y comprobado en la aplicación de verificación formal a tuberías de ejecución de CPU, GPU o DSP. * **Estilo colaborativo:** Ingeniero autodirigido que disfruta resolver acertijos matemáticos complejos, colabora sin fricciones dentro de un equipo localizado a nivel de bloque y puede traducir contraejemplos de prueba formales complejos en errores accionables para los diseñadores. * **Enfoque en validación de rutas de datos:** Especialización sólida en verificación formal aritmética, reescritura algebraica y modelado a nivel de palabra. Se valora muy positivamente la familiaridad con técnicas formales aplicadas a rutas de control (propiedades de vitalidad y seguridad). * **Microarquitectura vectorial:** Conocimientos prácticos sólidos sobre tuberías de ejecución de gran ancho, unidades de ejecución vectorial o hardware aritmético de punto flotante/entero. Será un plus contar con experiencia en mecanismos de ejecución fuera de orden (out-of-order). * **Herramientas formales:** Competencia sólida en herramientas comerciales de EDA para verificación formal (por ejemplo: Cadence JasperGold/DPV, Synopsys VC Formal, Siemens OneSpin) y sus aplicaciones matemáticas/especializadas para rutas de datos. * **Lenguajes:** Dominio nativo de SystemVerilog y Aserciones SystemVerilog (SVA). Capacidad para escribir scripts (Python, Tcl o Bash) destinados a la automatización de bancos de pruebas. **Valorable** * Verificación de núcleos RISC-V. * **Ecosistema RISC-V:** Familiaridad con la arquitectura RISC-V, especialmente con los ecosistemas de extensiones Vector (V) y de Punto Flotante (F/D). * Plataformas de emulación (Veloce, ZeBu). * Protocolos de interfaz de núcleo o bus (por ejemplo: AXI/CHI). **Habilidades blandas esenciales** * Una mentalidad **adversarial y orientada a la identificación de brechas**, que pregunte instintivamente «¿quién verifica realmente esto?», con una visión integral y holística del núcleo completo. * Comunicación clara con los equipos de DV, diseño y software; redacta planes de verificación que otros puedan seguir.