Ingeniero de Verificación de Coherencia

Descripción

Resumen: Buscamos un Ingeniero de Verificación de Coherencia para verificar diseños digitales complejos y sistemas coherentes mediante SystemVerilog y UVM, garantizando la integridad y el rendimiento del diseño. Aspectos destacados: 1. Verificar diseños digitales complejos a nivel RTL según las especificaciones 2. Desarrollar y mantener entornos de verificación utilizando SystemVerilog y UVM 3. Validar diseños que involucren el protocolo CHI y sistemas coherentes En TechBiz Global ofrecemos servicios de reclutamiento a nuestros clientes TOP seleccionados de nuestro portafolio. Actualmente buscamos un Ingeniero de Verificación de Coherencia para integrarse al equipo de uno de nuestros **clientes**. Si buscas una oportunidad emocionante para crecer en un entorno innovador, ¡esta podría ser la opción ideal para ti! Responsabilidades: * Verificar diseños digitales complejos a nivel RTL según las especificaciones de arquitectura y diseño. * Desarrollar y mantener entornos de verificación utilizando SystemVerilog y UVM. * Crear, ejecutar y depurar planes de prueba para la verificación a nivel de bloque, nivel de subsistema y nivel superior. * Trabajar en la verificación de sistemas coherentes, incluyendo funcionalidad relacionada con cachés y comportamiento de interconexión. * Validar diseños que involucren el protocolo CHI, estructuras de caché, mecanismos de coherencia e interacciones a nivel de sistema. * Ejecutar y gestionar simulaciones, regresiones y depuración de errores mediante herramientas de verificación estándar de la industria. * Aplicar metodologías de verificación formal y dinámica para identificar problemas del diseño desde etapas tempranas. * Utilizar lenguajes de scripting como Python, Perl, Bash o TCL para automatizar flujos de verificación y procesos de regresión. * Colaborar estrechamente con los equipos de arquitectura, diseño y verificación para analizar especificaciones, aclarar requisitos y resolver incidencias. * Seguir, documentar y comunicar el progreso de la verificación, errores detectados, estado de cobertura y riesgos técnicos. * Contribuir a la mejora continua de la metodología, herramientas y mejores prácticas de verificación. * Máster o doctorado * Inglés nivel C1 * Experiencia industrial \+8 años * Competencia en SystemVerilog y UVM * Conocimientos de lenguajes de scripting (Python, Perl, Bash, TCL) y herramientas de regresión * Experiencia con simulaciones y herramientas de simulación * Conocimiento de metodologías y herramientas de control de versiones (git, svn) * Experiencia en verificación a nivel de bloque y a nivel de subsistema o nivel superior * Experiencia en verificación formal y dinámica * Excelentes habilidades para la resolución de problemas y atención al detalle * Capacidad sobresaliente de comunicación y trabajo en equipo * Conocimiento del protocolo CHI * Comprensión de la estructura y los parámetros de las cachés * Experiencia en la verificación de sistemas coherentes