Ingeniero Senior de Verificación Formal – Unidad Vectorial (VU)

Descripción

ID: FVE\-1 ###### **Descripción** Buscamos un Ingeniero Senior de Verificación Formal (FV) para asumir la responsabilidad del entorno de verificación formal de nuestra próxima generación de Unidad Vectorial (VU) RISC-V de alto rendimiento y ejecución fuera de orden (OoO). Este puesto reporta directamente al responsable de verificación de la Unidad Vectorial y constituye un rol altamente técnico de Contribuidor Individual (IC). En este puesto, usted será el experto formal dedicado del equipo VU, encargado de diseñar bancos de pruebas formales escalables, redactar propiedades matemáticas y garantizar la integridad algorítmica y arquitectónica absoluta de nuestra tubería vectorial. Trabajará codo con codo con los microarquitectos de la VU para detectar errores profundos en casos extremos y lograr la aprobación formal (formal sign-off) en bloques de aritmética y ejecución de alta complejidad. **Responsabilidades Principales** **Ingeniería de Ejecución y Convergencia a Nivel de Bloque (90%)*** **Responsabilidad Integral del Banco de Pruebas Extremo a Extremo:** Diseñar, desplegar y mantener entornos robustos de verificación formal para subbloques complejos de la Unidad Vectorial (por ejemplo, tuberías de ejecución vectorial, interfaces de archivo de registros vectoriales / renombrado y unidades vectoriales de punto flotante). * **Verificación de Datapath y Aritmética:** Implementar estrategias avanzadas de modelado a nivel de palabra, conversión bit-a-bit (bit-blasting) y reescritura algebraica para verificar unidades aritméticas vectoriales de punto flotante e enteras complejas conforme al estándar IEEE-754. * **Gestión de la Convergencia de las Pruebas:** Diagnosticar y resolver de forma independiente fallos de convergencia de pruebas, sobre-restricciones y explosiones del espacio de estados mediante técnicas avanzadas de reducción (por ejemplo, división por casos, encapsulamiento en caja negra y modelado por abstracción). * **Cumplimiento Formal de RISC-V Vectorial:** Desarrollar entornos formales para demostrar matemáticamente que la tubería de la VU cumple rigurosamente con la especificación de la extensión vectorial (V) de RISC-V. * **Colaboración con Simulación:** Colaborar estrechamente con los ingenieros de simulación de la VU para definir un límite preciso entre simulación y verificación formal, asegurando una eficiencia máxima en la detección de errores y la ausencia total de lagunas en la cobertura. **Mentoría Incorporada y Buenas Prácticas (10%)*** **Diseño Amigable con la Verificación Formal:** Colaborar con los microarquitectos de la VU durante las primeras fases del desarrollo RTL para promover estilos de codificación y patrones estructurales amigables con la verificación formal. * **Propagación de SVA:** Revisar y perfeccionar las Aserciones SystemVerilog (SVA) redactadas por los equipos de diseño y simulación, estableciendo buenas prácticas para aserciones a nivel de bloque dentro del equipo VU. ###### **Requisitos** **Imprescindibles*** **Formación académica:** Licenciatura o Máster en Ingeniería Informática, Ingeniería Electrónica o Ciencias de la Computación, con experiencia práctica en la industria; o doctorado con enfoque investigador en métodos formales o aritmética computacional. * **Experiencia:** 5 o más años de experiencia profesional en verificación de hardware (o doctorado + 1–3 años), con un historial sólido y comprobado en la aplicación de verificación formal a tuberías de ejecución de CPU, GPU o DSP. * **Estilo colaborativo:** Ingeniero autodirigido que disfrute resolviendo acertijos matemáticos profundos, colabore sin fricciones dentro de un equipo localizado a nivel de bloque y sea capaz de traducir contraejemplos de prueba complejos en errores accionables para los diseñadores. * **Enfoque en la validación de datapath:** Especialización sólida en verificación formal aritmética, reescritura algebraica y modelado a nivel de palabra. Se valora muy positivamente la familiaridad con técnicas formales para la ruta de control (propiedades de vitalidad y seguridad). * **Microarquitectura vectorial:** Conocimientos operativos sólidos sobre tuberías de ejecución de ancho elevado, unidades de ejecución vectorial o hardware aritmético de punto flotante/entero. Sería un plus contar con experiencia en mecanismos de ejecución fuera de orden. * **Herramientas formales:** Competencia avanzada en herramientas formales comerciales de EDA (por ejemplo, Cadence JasperGold/DPV, Synopsys VC Formal, Siemens OneSpin) y sus aplicaciones matemáticas/específicas para datapath. * **Lenguajes:** Dominio nativo de SystemVerilog y Aserciones SystemVerilog (SVA). Capacidad de programación en scripts (Python, Tcl o Bash) para automatización de bancos de pruebas. **Deseables*** Verificación de núcleos RISC-V. * **Ecosistema RISC-V:** Familiaridad con la arquitectura RISC-V, especialmente con los ecosistemas de extensiones vectorial (V) y de punto flotante (F/D). * Plataformas de emulación (Veloce, ZeBu). * Protocolos de interfaz de núcleo/bus (por ejemplo, AXI/CHI). **Habilidades Interpersonales Esenciales*** Una mentalidad **adversarial y orientada a identificar lagunas**, que pregunte instintivamente «¿quién lo verifica realmente?», con una visión integral del núcleo completo. * Comunicación clara con los equipos de DV, diseño y software; redacción de planes de verificación comprensibles y seguidos por otros. **¿Por qué Seynamics?*** Trabaje en una de las startups europeas de semiconductores de tecnología profunda con mayor potencial. * Trayectoria acelerada de desarrollo profesional. * 4 días por semana en la oficina de Barcelona (centro de la ciudad), 1 día en casa (WFH). * 1 semana de trabajo desde cualquier lugar del mundo. * Paquete competitivo. * Un entorno colaborativo, técnico y orientado al crecimiento que valora la responsabilidad directa y el pensamiento claro. ###### SENIOR