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Resumen: Buscamos un apasionado Ingeniero de Implementación Física que asuma la responsabilidad completa del proceso de implementación del chip, desde RTL hasta GDSII, utilizando nodos tecnológicos avanzados. Aspectos destacados: 1. Propiedad total del proceso de implementación de nivel superior, desde RTL hasta GDSII 2. Colaboración con proveedores externos de IP, proveedores de herramientas EDA y proveedores de silicio o paquetes 3. Trabajo con tecnología de vanguardia para entregar SoC o SiP de alto rendimiento ID: PIE TOP\-1 ###### **Descripción** ¡Estamos contratando! ¿Le apasiona el diseño físico de chips y resolver desafíos complejos? ¡Lo necesitamos! En este puesto, usted asumirá la responsabilidad completa del proceso de implementación a nivel superior en un diseño de gran envergadura —desde RTL hasta GDSII— utilizando algunos de los nodos tecnológicos más avanzados del sector. ! Como Ingeniero de Implementación Física, usted será responsable del proceso de implementación física, desde el diseño físico del chip hasta su fabricación y validación posterior a la fabricación. Trabajarán con tecnología de vanguardia, colaborando estrechamente con proveedores externos de IP, proveedores de herramientas EDA y proveedores de silicio o paquetes para entregar SoC o SiP de alto rendimiento listos para producción en masa. ¿Qué ofrecemos? Horarios laborales flexibles, remuneración competitiva, un entorno altamente colaborativo de aprendizaje y oportunidades de crecimiento profesional. ¡Únase a nosotros en la hermosa ciudad de Barcelona! Incluimos caramelos, café y clases gratuitas de español. (Se ofrece patrocinio para visado si es necesario.). **Principales responsabilidades*** Ingeniero de implementación a nivel superior/completo del chip. * Experiencia en la planificación del diseño a nivel superior, particionamiento y planificación del árbol de reloj con numerosos bloques, incluidos módulos instanciados múltiples veces (MiM). * Experiencia con flujos de planificación mixtos de diseño descendente (top-down) y ascendente (bottom-up). * Comprensión y capacidad para implementar diversas estrategias de árbol de reloj (básico, Htree, malla, CTS de múltiples fuentes). * Conocimientos sólidos y capacidad para contribuir, según sea necesario, a la verificación estática del tiempo (STA) y la verificación física a nivel superior. En coordinación con el ingeniero de STA*, capaz de coordinar y dirigir las correcciones de temporización y verificación requeridas a nivel de bloque. ###### **Requisitos** * Titulación de Máster o Doctorado en Ciencias de la Computación, Microelectrónica o Física. * Experiencia demostrable en múltiples (> 2) lanzamientos (tapeouts) de SoC o SiP de alto rendimiento. * Usuario experto de la suite de herramientas Synopsys (Fusion Compiler y/o ICC2 + Primetime). * Experiencia con herramientas de verificación física (ICV/Calibre). * Habilidades avanzadas de programación de scripts en Tcl/Perl/Python para control y manipulación de herramientas y extracción de datos. * Experiencia en el uso de sistemas de control de versiones, preferiblemente GIT. **Adicional** Capacidad para guiar y mentorizar* a ingenieros. Preferiblemente haber actuado como Diseñador Físico* en al menos 2 diseños jerárquicos en nodos avanzados ###### SENIOR
