Ingeniero Senior de Verificación – Líder del Entorno de Verificación Central y de la Metodología de DV

Descripción

ID: SVE\-3 ###### **Descripción** Buscamos un Ingeniero Senior o Principal de Verificación para asumir la propiedad de nuestro entorno de verificación central (de nivel superior), junto con la metodología de verificación, las herramientas y la infraestructura de integración continua que lo respaldan. En este puesto, será responsable de evolucionar el entorno UVM de nivel superior, integrar IP de verificación a nivel de unidad, impulsar el cierre de la cobertura funcional y de código en el núcleo y detectar brechas de verificación en los límites entre unidades. También actuará como referente técnico dentro de la organización, contribuyendo a la iniciativa corporativa para avanzar en la metodología de verificación impulsada por inteligencia artificial. Este puesto requiere un enfoque riguroso y centrado en los detalles para la verificación, así como la capacidad de brindar orientación técnica y mentoría a ingenieros de toda la organización de verificación de diseños. **Principales responsabilidades*** Propiedad del entorno de verificación central — Poseer, mejorar y evolucionar continuamente el entorno de verificación central de nivel superior y su entorno UVM. Ampliar las suites de pruebas e integrar todas las IP de verificación a nivel de unidad, de modo que los verificadores, monitores y métricas de cobertura a nivel de bloque se reutilicen en el nivel superior. * Cobertura — Asumir la responsabilidad de la cobertura funcional y de código a nivel central: revisar los resultados nocturnos, impulsar el cierre de cobertura entre unidades y auditar grupos de cobertura y pruebas para garantizar calidad real y alineación con los objetivos. * Detección de brechas entre unidades — Identificar y cerrar huecos de verificación en los límites entre unidades. Armonizar las relaciones de suposición/garantía entre los entornos de verificación a nivel de unidad: por ejemplo, todo lo que un módulo supone acerca de los módulos circundantes debe ser verificado mediante los entornos de verificación de dichos módulos. * Metodología, herramientas e IC — Asumir la responsabilidad de los flujos de verificación (compilación, recopilación de cobertura, regresión) y de la integración continua conforme evolucione el RTL central: actualizar las configuraciones de compilación, retirar trabajos obsoletos, crear nuevos y mantener saludables y eficientes las ejecuciones de regresión. Impulsar actualizaciones concretas — migrar nuestros scripts y flujos a las versiones más recientes (por ejemplo, comenzar a utilizar Questa One y la cobertura de nueva generación de Siemens, en lugar del flujo anterior) — y mantener contacto regular con los proveedores de EDA para aprovechar siempre las últimas capacidades. Liderazgo técnico y mentoría — Actuar como *referente técnico para los ingenieros de verificación central, revisar las arquitecturas de entornos de verificación a nivel de bloque y de núcleo, y ofrecer mentoría sobre verificación guiada por cobertura y basada en aserciones. **¿Por qué Seynamics?*** Trabajar en una de las empresas emergentes europeas más prometedoras en el ámbito de los semiconductores de tecnología profunda. * Trayectoria acelerada de desarrollo profesional. * 4 días por semana en la oficina de Barcelona (centro de la ciudad), 1 día de trabajo remoto. * 1 semana de trabajo desde cualquier lugar del mundo. * Paquete competitivo. * Un entorno colaborativo, técnico y orientado al crecimiento, que valora la propiedad directa y el pensamiento claro. ###### **Requisitos** **Imprescindibles*** Más de 10 años de experiencia práctica en verificación de diseños, incluida una experiencia significativa en la verificación de núcleos de procesador (preferiblemente RISC\-V) o microarquitecturas complejas. * Conocimiento experto de SystemVerilog y UVM; construcción de entornos reutilizables, configurables y multiagente, así como entornos de verificación de integración. * Habilidades sólidas en cobertura funcional y planificación de verificación. * Experiencia profunda y práctica con Questa (nuestro simulador principal) y una herramienta de depuración como Visualizer / Verdi; otros simuladores (VCS, Xcelium) son un plus. * Dominio sólido de scripting en Python (y también Bash / Tcl) y experiencia práctica en la gestión de infraestructura de CI/CD y regresión para verificación. * Verificación basada en aserciones (SVA) y capacidad para razonar sobre contratos de suposición/garantía entre bloques. * Licenciatura o máster en Ingeniería Eléctrica, Ingeniería Informática o campo relacionado. **Deseables*** Verificación de núcleos RISC\-V. * Verificación formal. * Plataformas de emulación (Veloce, ZeBu). * Protocolos de interfaz de núcleo o bus (por ejemplo, AXI/CHI). **Habilidades blandas esenciales*** Mentalidad adversarial y orientada a la detección de brechas — preguntarse instintivamente «¿quién lo verifica realmente?» — con una visión integral y global de todo el núcleo. * Comunicación clara entre los equipos de verificación de diseños (DV), diseño y software; redactar planes de verificación que otros puedan seguir. ###### SENIOR